半導体集積回路
基本情報
| 出願番号 | 特願2006-553856 |
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| 出願日 | 2006/1/5 |
| 出願人 | 国立大学法人 千葉大学 |
| 公開番号 | |
| 公開日 | 2006/7/27 |
| 登録番号 | |
| 特許権者 | 国立大学法人 千葉大学 |
| 発明の名称 | 半導体集積回路 |
| 技術分野 | 電気・電子 |
| 機能 | 機械・部品の製造 |
| 適用製品 | 半導体集積回路 |
| 目的 | 占有面積の増加を大幅にもたらすことなく、いわゆる２パターンテストが可能となる半導体集積回路を提供する。 |
| 効果 | 占有面積の増加を大幅にもたらすことなく、いわゆる１パターン及び２パターンテストが可能となる半導体集積回路を提供することができる。 |
技術概要) |
半導体集積回路は、半導体材料若しくは絶縁材料の表面又は半導体材料の内部にトランジスターその他の回路素子を生成させ、電子回路の機能を有するように設計したものであって、回路配置以外は周知の構成を採用することができる。図１は、半導体集積回路のブロック図である。半導体集積回路は、マスターラッチ及びスレイブラッチをそれぞれ有する、第一のフリップフロップＦＦ１１、第二のフリップフロップＦＦ１２、第三のフリップフロップＦＦ１３、第四フリップフロップＦＦ１４と、これらフリップフロップの各々に対応して設けられ、各フリップフロップへの入力を制御する第一のセレクタＭＵＸ１１、第二のセレクタＭＵＸ１２、第三のセレクタＭＵＸ１３、第四のセレクタＭＵＸ１４とを有して構成される。図２は半導体集積回路におけるマスターラッチの等価回路図、図３は半導体集積回路の１パターンテストにおける各構成要素の信号電圧を示す図、図４は半導体集積回路の２パターンテストにおける各構成要素の信号電圧を示す図である。 |
| イメージ図 | |
| 実施実績 | 【試作】 |
| 許諾実績 | 【無】 |
| 特許権譲渡 | 【可】 |
| 特許権実施許諾 | 【可】 |
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登録者情報
| 登録者名称 | |
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その他の情報
| 関連特許 |
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