積和演算回路および積和演算回路を備えた情報処理装置
- 開放特許情報番号
- L2025000805
- 開放特許情報登録日
- 2025/7/31
- 最新更新日
- 2025/7/31
基本情報
| 出願番号 | 特願2023-183598 |
|---|---|
| 出願日 | 2023/10/25 |
| 出願人 | 国立大学法人九州工業大学 |
| 公開番号 | |
| 公開日 | 2025/5/12 |
| 発明の名称 | 積和演算回路および積和演算回路を備えた情報処理装置 |
| 技術分野 | 情報・通信 |
| 機能 | 機械・部品の製造 |
| 適用製品 | 積和演算回路および積和演算回路を備えた情報処理装置 |
| 目的 | 消費電力を大幅に低減することができ、発熱量も少ない、積和演算回路のハードウェア、および積和演算回路を備えた情報処理装置を提供することであり、特にニューラルネットワークの処理で、中間層のデータを受けて出力層で積和演算等の処理を行うのに最も適した具体的な積和演算回路のハードウェアを提供する。 |
| 効果 | 消費電力を大幅に低減した積和演算回路を提供することが可能となる。
特に本積和演算回路をニューラルネットワークの出力層の処理に用いることにより、消費電力を大幅に低減したニューラルネットワークの処理を実現した情報処理装置を提供できる。 |
技術概要) |
ｎ本のマイナス電圧信号とｐ本のプラス電圧信号からなるＮ本の入力信号に対し積和演算を行い積和演算した結果を出力信号として出力する積和演算回路であって、
前記Ｎ本の入力信号がそれぞれ入力され、入力側とは電気的に分離された状態の出力信号を出力するＮ個のボルテージフォロアと、 前記Ｎ個のボルテージフォロアが出力する出力信号のなかで、ｎ本のマイナス電圧信号に対する出力信号を対象として重みづけ加算処理を行い第１の信号として出力するｎ側加算回路と、 前記Ｎ個のボルテージフォロアが出力する出力信号のなかで、ｐ本のプラス電圧信号に対する出力信号を対象として重みづけ加算処理を行い第２の信号として出力するｐ側加算回路と、 前記第１の信号と前記第２の信号の極性を揃えて足し合わせ、所定の増幅率で増幅した出力信号を出力する反転増幅回路を備えた、積和演算回路（Ｎは２以上の整数、ｎとｐはＮ＝ｎ＋ｐを満足する整数）。 |
| 実施実績 | 【無】 |
| 許諾実績 | 【無】 |
| 特許権譲渡 | 【否】 |
| 特許権実施許諾 | 【可】 |
登録者情報
| 登録者名称 | |
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その他の情報
| 関連特許 |
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