目的
小型化またはトランジスタ数を減らすことが可能な記憶回路を提供する。
効果
小型化またはトランジスタ数を減らすことが可能な記憶回路を提供することができる。
技術概要
第１〜第４ＦＥＴを備える双安定回路と、一端が第１及び第２記憶ノードに各々接続された第１及び第２スイッチと、一端が第１及び第２スイッチの他端に各々接続され、他端が制御線に接続された第１及び第２不揮発性記憶素子と、双安定回路に対するライト動作並びにリード動作のとき第１及び第２スイッチをオフし、双安定回路から第１及び第２不揮発性記憶素子にデータを不揮発的にストアするストア動作、並びに第１及び第２不揮発性記憶素子から双安定回路にデータをリストアするリストア動作のとき第１及び第２スイッチをオンする制御回路と、を備える記憶回路。
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開放特許情報
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