電子回路および双安定回路

開放特許情報番号

L2024001054

開放特許情報登録日

2024/5/2

最新更新日

2024/5/2

基本情報

出願番号	特願2024-008654
出願日	2020/3/18
出願人	国立研究開発法人科学技術振興機構
公開番号	特開2024-038472
公開日	2024/3/19
発明の名称	電子回路および双安定回路
技術分野	情報・通信、電気・電子
機能	機械・部品の製造
適用製品	電子回路および双安定回路に関し、例えば双安定回路およびその双安定回路を有する複数のメモリセルを備えた電子回路
目的	消費電力および消費エネルギーを抑制する。
効果	消費電力および消費エネルギーを抑制することができる。
技術概要	ソースが第１電源線、ドレインが出力、ゲートが入力ノードに接続された第１導電型のチャネルの第１ＦＥＴと、 ソースが第１電源線との間に電源電圧が供給される第２電源線に接続され、ドレインが中間、ゲートが入力ノードに接続された前記第１導電型と反対の第２導電型のチャネルの第２ＦＥＴと、 ソースが中間ドレインが出力、ゲートが入力ノードに接続された第２導電型のチャネルの第３ＦＥＴと、 ソースおよびドレインの一方が前記中間ノードに接続され、他方が制御ノードに接続された前記第１導電型のチャネルの第４ＦＥＴと、 を各々備える第１インバータ回路および第２インバータ回路と、 第１インバータ回路の出力および第２インバータ回路の入力ノードが接続された第１記憶ノードと、 第１インバータ回路の入力および前記第２インバータ回路の出力ノードが接続された第２記憶ノードと、を備え、 第１インバータ回路の第４ＦＥＴのゲートは、第１インバータ回路の入力または第２インバータ回路の出力ノードに接続され、 第２インバータ回路の第４ＦＥＴのゲートは第２インバータ回路の入力または第１インバータ回路の出力ノードに接続された双安定回路。
実施実績	【無】
許諾実績	【無】
特許権譲渡	【否】
特許権実施許諾	【可】

登録者情報

登録者名称	国立研究開発法人科学技術振興機構

その他の情報

関連特許	国内 【無】 国外 【無】