双安定回路および電子回路
- 開放特許情報番号
- L2024001046
- 開放特許情報登録日
- 2024/5/2
- 最新更新日
- 2024/5/2
基本情報
| 出願番号 | 特願2022-500317 |
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| 出願日 | 2021/1/29 |
| 出願人 | 国立研究開発法人科学技術振興機構 |
| 公開番号 | |
| 公開日 | 2021/8/19 |
| 登録番号 | |
| 特許権者 | 国立研究開発法人科学技術振興機構 |
| 発明の名称 | 双安定回路および電子回路 |
| 技術分野 | 情報・通信、電気・電子 |
| 機能 | 機械・部品の製造、制御・ソフトウェア |
| 適用製品 | 双安定回路および電子回路 |
| 目的 | 小型化またはトランジスタ数を減らすことが可能な双安定回路および電子回路
、記憶回路を提供する。 ニューラルネットワークの処理を高速化することが可能な処理装置を提供する 、消費電力を減少させる。 |
| 効果 | 小型化またはトランジスタ数を減らすことが可能な双安定回路および電子回路
、記憶回路を提供することができる。 ニューラルネットワークの処理を高速化することが可能な処理装置を提供する 、消費電力を減少させることができる。 |
技術概要) |
ソースが電源線、ドレインが中間、ゲートが入力ノードに接続された第1導電型のチャネルの第1FETと、
ソースが中間、ドレインが出力、ゲートが入力ノードに接続された第1導電型のチャネルの第2FETと、 ソースおよびドレインの一方が中間、他方がバイアスノードに接続された第3FETと、 ソースおよびドレインの一方が出力、他方が制御線に接続された第1導電型と反対の第1導電型のチャネルの第4FETと、 を各々備える第1および第2インバータ回路と、 第1インバータ回路の入力および第2出力ノードが接続された第1記憶ノードと、 第1インバータ回路の出力および第1の入力ノードが接続された第2記憶ノードと、を備え、 第1インバータおよび第2インバータ回路の第4FETゲートはワード線に接続され、 第1インバータ回路の第3FETゲートは、第1インバータ回路の入力、出力、第2インバータ回路の入力および出力のいずれか1つのノードに接続され、 第2インバータ回路の第3FETゲートは、第2インバータ回路の入力、出力、第1インバータ回路の入力および出力のいずれか1つのノードに接続された双安定回路。 |
| 実施実績 | 【無】 |
| 許諾実績 | 【無】 |
| 特許権譲渡 | 【否】 |
| 特許権実施許諾 | 【可】 |
アピール情報
| アピール内容 | 関連する技術資料は以下のURLにおいて掲載しています。 https://www.jst.go.jp/chizai/news/oshigijutsu52.html |
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登録者情報
| 登録者名称 | |
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その他の情報
| 関連特許 |
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