半導体記憶回路
- 開放特許情報番号
- L2022000306
- 開放特許情報登録日
- 2022/2/25
- 最新更新日
- 2022/2/25
基本情報
| 出願番号 | 特願2007-532079 |
|---|---|
| 出願日 | 2006/8/17 |
| 出願人 | 国立大学法人東北大学 |
| 公開番号 | |
| 公開日 | 2007/3/1 |
| 登録番号 | |
| 特許権者 | 国立大学法人東北大学 |
| 発明の名称 | 半導体記憶回路 |
| 技術分野 | 電気・電子 |
| 機能 | 機械・部品の製造 |
| 適用製品 | 半導体ラッチ回路の構成 |
| 目的 | 差動対回路を用いて、ＣＭＯＳ回路の問題点がなく、コンパクトな回路を実現する。 |
| 効果 | 微小な入力電圧時でも高速スイッチングを可能としている。また、高速性とコンパクト性を維持したまま、大幅な低消費電力化が達成できる。 |
技術概要) |
ＭＯＳトランジスタを用いた半導体記憶回路であって、
２つのＣＭＯＳＮＯＴ回路の入出力をリング状に接続するとともに、前記２つのＣＭＯＳＮＯＴ回路に直列に接続した、ＭＯＳトランジスタによるスイッチング回路からなる負荷・保持回路と、 前記２つのＣＭＯＳＮＯＴ回路の入出力と接続され、相補の入力信号を入力する２つのＭＯＳトランジスタによる差動対回路と、 直列に接続された２つのＭＯＳトランジスタの間にキャパシタを並列に接続して、前記差動対回路と直列に接続されたダイナミック電流源と を備え、前記負荷・保持回路のスイッチング回路のＭＯＳトランジスタと、前記電流源を構成する前記２つのＭＯＳトランジスタとには、クロック信号とその相補の信号とを印加し、前記負荷・保持回路と前記差動対回路とは、同時には作動しないことを特徴とする半導体記憶回路。 |
| 実施実績 | 【無】 |
| 許諾実績 | 【無】 |
| 特許権譲渡 | 【否】 |
| 特許権実施許諾 | 【可】 |
登録者情報
| 登録者名称 | |
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その他の情報
| 関連特許 |
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