トリプルゲートH−ダイヤモンドMISFET及びその製造方法

開放特許情報番号
L2020000615
開放特許情報登録日
2020/3/18
最新更新日
2020/7/20

基本情報

出願番号 特願2016-112611
出願日 2016/6/6
出願人 国立研究開発法人物質・材料研究機構
公開番号 特開2017-220512
公開日 2017/12/14
登録番号 特許第6713167号
特許権者 国立研究開発法人物質・材料研究機構
発明の名称 トリプルゲートH−ダイヤモンドMISFET及びその製造方法
技術分野 電気・電子
機能 材料・素材の製造
適用製品 トリプルゲートH−ダイヤモンドMISFET及びその製造方法
目的 動作可能なトリプルゲートH−ダイヤモンドMISFETを与える。
効果 良好に動作するトリプルゲートH−ダイヤモンドMISFETを与えることができる。このトリプルゲートH−ダイヤモンドMISFETは同じサイズでH−ダイヤモンド上に作製したプレーナ型MISFETに比べて高性能であり、かつ短チャネル効果を抑制することができる。
技術概要
(A)ダイヤモンド基板上にタングステン金属層を形成し、タングステン金属層をフォトレジストのマスクを介してエッチングすることにより、ダイヤモンド基板上にタングステン金属のマスクを形成する。
(B)タングステン金属のマスクを介してダイヤモンド基板を選択的にエッチングし、次いでタングステン金属のマスクを除去することにより、ダイヤモンド基板上にフィンバターンを形成する。
(C)フィンパターンの上にH−ダイヤモンド層をエピタキシャル成長させる。
(D)H−ダイヤモンド層を表面に有するフィンパターンの少なくとも一部がダイヤモンド基板上に残ったメサ構造を形成するため、H−ダイヤモンド層を選択的にエッチングする。
(E)メサ構造を形成したダイヤモンド基板表面にゲート絶縁体層及びゲート電極用導電体層を堆積させる。
(F)堆積したゲート絶縁体層及びゲート電極用導電体層を選択的にエッチングしてH−ダイヤモンド層を表面に有するフィンパターンの途中にゲートを形成するとともに、ゲートが形成される位置から見てフィンパターンの一方の側をソースとし、他方の側をドレインとする。
実施実績 【無】   
許諾実績 【無】   
特許権譲渡 【否】
特許権実施許諾 【可】

登録者情報

その他の情報

関連特許
国内 【無】
国外 【無】   
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