送信機、受信機及びチップ
- 開放特許情報番号
- L2019002097
- 開放特許情報登録日
- 2019/11/22
- 最新更新日
- 2019/11/22
基本情報
| 出願番号 | 特願2015-211319 |
|---|---|
| 出願日 | 2015/10/27 |
| 出願人 | 日本放送協会 |
| 公開番号 | |
| 公開日 | 2017/5/18 |
| 登録番号 | |
| 特許権者 | 日本放送協会 |
| 発明の名称 | 送信機、受信機及びチップ |
| 技術分野 | 電気・電子、情報・通信 |
| 機能 | 機械・部品の製造 |
| 適用製品 | 送信機、受信機及びチップ |
| 目的 | ＦＰＵ方式のシステムにおいてＤＶＢ-ＡＳＩ方式のインターフェイスのボトルネックを解消することができる送信機、受信機及びチップを提供する。 |
| 効果 | ＦＰＵ方式のシステムにおいてＤＶＢ-ＡＳＩ方式のインターフェイスのボトルネックを解消することができる送信機、受信機及びチップを提供することができる。 |
技術概要) |
Ｎ個の入力処理部の各々から出力されたＴＳパケットを多重してデータフレームを構成し、データフレーム単位の同期処理を行うように構成されている同期多重部とを具備しており、
ＤＶＢ-ＡＳＩ方式の入力端子を介して入力されたＴＳパケットを含むＤＶＢ-ＡＳＩ方式の信号に対する受信処理を行うように構成されているＤＶＢ-ＡＳＩ受信処理部と、 ＴＳパケットのレートを変更して出力するように構成されているレート調整部とを具備し、 Ｒ↓ＡＳＩ-ｎは、入力端子に入力された信号に含まれるＴＳパケットのレートで、かつ、ＴＳパケット長が２０４バイトである場合のレートであり、 Ｒ↓ＦＰＵは、ＦＰＵ方式のシステムで伝送され得るＴＳパケットのレートで、かつ、ＴＳパケット長が２０４バイトである場合のレートであり、 【数Ａ】 が成立する場合に、ｎがいずれの値を採る場合であっても、Ｒ↓ＡＳＩ-ｎ＜Ｒ↓ＦＰＵ×Ｐ↓ｎ/８が成立するように構成されており、 Ｎ個の入力処理部のうちのｎ番目の入力処理部におけるレート調整部は、ＴＳパケットのレートを「Ｒ↓ＡＳＩ-ｎ」から「Ｒ↓ＦＰＵ×Ｐ↓ｎ/８」に変更するように構成されていることを特徴とする送信機。 |
| イメージ図 | |
| 実施実績 | 【無】 |
| 許諾実績 | 【無】 |
| 特許権譲渡 | 【否】 |
| 特許権実施許諾 | 【可】 |
)
登録者情報
| 登録者名称 | |
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その他の情報
| 関連特許 |
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