誤り耐性ルータ、これを使用するＩＣ、及び誤り耐性ルータの制御方法

開放特許情報番号

L2018000516

開放特許情報登録日

2018/3/7

最新更新日

2018/4/23

基本情報

出願番号	特願2013-262523
出願日	2013/12/19
出願人	公立大学法人会津大学
公開番号	特開2015-119387
公開日	2015/6/25
登録番号	特許第6284177号
特許権者	公立大学法人会津大学
発明の名称	誤り耐性ルータ、これを使用するＩＣ、及び誤り耐性ルータの制御方法
技術分野	電気・電子、情報・通信
機能	制御・ソフトウェア
適用製品	欠陥耐性ルータ、ルータを有する２又は３次元ＩＣ、欠陥耐性ルータの制御方法
目的	３つの欠陥タイプ（過渡的、間欠的及び永久的）の対処により解決される欠陥耐性ルータ、及び前記欠陥耐性ルータを使用するＩＣを提供する。
効果	大半の従来の３Ｄ-ＮｏＣシステムは仮想チャネル（ＶＣｓ)に基づき、デッドロックの発生を回避する。ＶＣｓは、システムのデッドロックなしにすることを保証する。 ＲＡＢは、各入力バッファにおいて一時に一要求を処理する。 ＶＣｓに対する場合のように、調整の存在はもはや必要がない。 ＶＣｓの数が増えると、ＶＣ配置器の複雑さも増える。 ＲＡＢを伴って、バッファの深さは、そのパフォーマンスに影響を与えない。対照的に、非ブロックのフリッツを探す確率は、速いデッドロックの回復をさせる。
技術概要	ＩＣに有する複数のコアのそれぞれに対応して備えられた欠陥耐性ルータであって、 それぞれ対応するコアの方向からの入力を受ける様に形成された複数の入力ポート部（１−７）と、 前記複数の入力ポート部（１−７）の出力を、所定の出力先に接続するクロスバー（１３）と、 予測テーブル（１０）を有する欠陥制御モジュール（２０）を有し、 前記複数の入力ポート部（１−７）のそれぞれに、 入力バッファ（１１）と、 前記入力バッファ（１１）のスロット欠陥を検知する欠陥検知回路（９１）と、 ランダムアクセスバッファ（９）を有し、 前記欠陥検知回路（９１）が前記入力バッファ（１１）のスロット欠陥を検知する時、前記ランダムアクセスバッファ（９）が、他の残りのスロットが占有されているか否かをチェックし、 他の残りのスロットが占有されている場合、前記ランダムアクセスバッファ（９）は、前記欠陥制御モジュール（２０）にフラグを送り、 前記予測テーブル（１０）が、トラフィック情報を格納していて、最良の入力バッファを選択して、ランダムアクセスバッファ（９）に通知する、 ことを特徴とする欠陥耐性ルータ。
実施実績	【無】
許諾実績	【無】
特許権譲渡	【可】
特許権実施許諾	【可】

登録者情報

登録者名称	公立大学法人会津大学

その他の情報

関連特許	国内 【無】 国外 【無】