デジタルクロックリカバリ回路及び半導体チップ

開放特許情報番号
L2017000480
開放特許情報登録日
2017/3/28
最新更新日
2017/3/28

基本情報

出願番号 特願2010-291149
出願日 2010/12/27
出願人 学校法人慶應義塾
公開番号 特開2012-138847
公開日 2012/7/19
登録番号 特許第5688286号
特許権者 学校法人慶應義塾
発明の名称 デジタルクロックリカバリ回路及び半導体チップ
技術分野 電気・電子、情報・通信
機能 材料・素材の製造
適用製品 クロックリカバリ回路及び半導体チップ
目的 小型で、省電力で、かつパルスベースの超高速シリアル転送にも用いることのできるCDRを実現すること。
効果 高速のパルスベースの信号にも適用できる、小型で省電力のCDRを実現することができる。
技術概要
入力されるデータ信号に含まれるクロック信号を、復元クロック信号として復元する、クロックデータリカバリ回路であって、基準信号を遅延量だけ遅延させ前記復元クロック信号を出力する、遅延回路と、前記データ信号を予め定められた第1の時間間隔でサンプリングし、前記データ信号の予め定められた電圧方向への変化エッジ位置情報を含むデータサンプリング列を生成する、第1の変換器と、前記復元クロック信号を前記第1の時間間隔でサンプリングし、前記予め定められた電圧方向への変化エッジ位置情報を含む復元クロックサンプリング列を生成する、第2の変換器と、
前記データサンプリング列と、前記復元クロックサンプリング列とを、それぞれ予め定められたビット数毎に、複数の比較を行い、比較結果として出力する、比較器と、前記比較結果に基づき、前記遅延量を変化させるか、固定させるかを前記遅延回路に指示する、遅延制御部と、を有する、クロックデータリカバリ回路。
実施実績 【試作】   
許諾実績 【無】   
特許権譲渡 【否】
特許権実施許諾 【可】

登録者情報

登録者名称 学校法人慶應義塾

その他の情報

関連特許
国内 【有】
国外 【無】   
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