半導体素子、論理ゲート、ビットコンパレータ及び確率的連想処理回路

開放特許情報番号
L2011004676
開放特許情報登録日
2011/9/2
最新更新日
2014/5/21

基本情報

出願番号 特願2009-107148
出願日 2009/4/24
出願人 国立大学法人広島大学
公開番号 特開2010-258242
公開日 2010/11/11
登録番号 特許第5493219号
特許権者 国立大学法人広島大学
発明の名称 半導体素子、論理ゲート、ビットコンパレータ及び確率的連想処理回路
技術分野 電気・電子
機能 機械・部品の製造
適用製品 半導体素子、論理ゲート、ビットコンパレータ、確率的連想処理回路、微小トンネル接合
目的 高速かつ高精度に確率的な動作を実行することができる半導体素子、論理ゲート、ビットコンパレータ及び確率的連想処理回路の提供。
効果 この技術の半導体素子等によれば、電流の伝導経路を変更することにより、電流を小さくしなくても確率的な動作が可能となるうえ、背景電荷の影響を考慮する必要がなくなる。この結果、高速かつ高精度に確率的な動作を実行することができる。
技術概要
この技術では、半導体素子は、ソース領域と、ドレイン領域と、ソース領域とドレイン領域とを接続する抵抗線網であって、複数の分岐部と、分岐部間を接続する複数の微小トンネル接合部とで形成された抵抗線網と、複数の分岐部各々と容量結合された第1のゲート電極と、複数の分岐部各々と容量結合された第2のゲート電極と、を備える。そして、抵抗線網では、分岐部のサイズが実質的に均一であるとともに、微小トンネル接合部のサイズが実質的に均一であるものとする。例えば、抵抗線網は、電子線露光によるパターン転写により、形成されていてもよい。例えば、微小トンネル接合部を形成する抵抗線網の線幅のばらつきが、10nm以内であってもよい。例えば、抵抗線網では、分岐部がマトリクス状に配置されていてもよい。
実施実績 【無】   
許諾実績 【無】   
特許権譲渡 【否】
特許権実施許諾 【可】

登録者情報

その他の情報

関連特許
国内 【無】
国外 【無】   
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