増幅回路および連想メモリ

開放特許情報番号
L2011004657
開放特許情報登録日
2011/9/2
最新更新日
2011/9/2

基本情報

出願番号 特願2008-527230
出願日 2008/2/22
出願人 国立大学法人広島大学
公開番号 WO2008/105157
公開日 2008/9/4
登録番号 特許第4208958号
特許権者 国立大学法人広島大学
発明の名称 増幅回路および連想メモリ
技術分野 電気・電子
機能 制御・ソフトウェア
適用製品 電圧差を増幅する回路、連想メモリ、最小距離検索機能
目的 最小距離の検索の信頼性を高くできる増幅回路の提供。
効果 この技術の増幅回路を例えば連想メモリのWLA回路に適用した場合、随時的なフィードバック制御が行われるため、動作時には自己で正しく最小距離検索するための補正がかかり、最終的に動作安定時に正確な最小距離検索が可能になる。また、差動増幅器へ入力される比較電圧信号を制御するのではなく、比較対象を制御するため、もし誤検索の方向に回路が動作したとしてもすぐに修正することができる。
技術概要
この技術では、増幅回路は、複数の入力電圧を受ける複数の入力ノードを備えると共に、複数の入力ノードに対応して設けられ、対応する入力ノードの電圧を一方の入力に受ける複数の差動増幅器を備え、複数の入力電圧のうちの最小または最大電圧に追従する制御電圧を複数の差動増幅器の出力から生成し、生成した制御電圧を複数の差動増幅器の他方の入力に共通に与える制御回路を備える。さらにこの増幅回路において、制御回路は、複数の差動増幅器に対応して設けられ、対応する差動増幅器の出力をゲートに受け、複数の差動増幅器の他方の入力を共通に接続したノードと第1の電源電圧を受けるノードとの間に並列に接続した複数の第1のMOSトランジスタを備えると共に、複数の差動増幅器の他方の入力が共通に接続されたノードと第2の電源電圧を受けるノードとの間に接続され所定のバイアス電圧をゲートに受ける第2のMOSトランジスタを備える。さらに増幅回路において、複数の差動増幅器の他方の入力が共通に接続されたノードに接続された容量を備えることが好ましい。
実施実績 【試作】   
許諾実績 【無】   
特許権譲渡 【否】
特許権実施許諾 【可】

登録者情報

その他の情報

関連特許
国内 【無】
国外 【無】   
Copyright © 2017 INPIT