パルス幅制御信号発生回路、電力変換制御回路および電力変換制御用LSI

開放特許情報番号
L2011003882
開放特許情報登録日
2011/8/12
最新更新日
2012/8/20

基本情報

出願番号 特願2008-505043
出願日 2007/2/21
出願人 国立大学法人 長崎大学
公開番号 WO2007/105487
公開日 2007/9/20
登録番号 特許第5023339号
特許権者 国立大学法人 長崎大学
発明の名称 パルス幅制御信号発生回路、電力変換制御回路および電力変換制御用LSI
技術分野 電気・電子、情報・通信
機能 制御・ソフトウェア
適用製品 電力変換制御回路、電力変換制御用LSI、パルス幅制御信号発生回路
目的 電力変換をするに際してクロック周波数が高い基準信号による制御と同等の制御精度を周波数が低い基準クロック信号から得ることができる電力変換制御回路および電力変換制御用LSIの提供。
効果 クロック周波数が高い基準信号による制御と同等の制御精度を周波数が低い基準クロック信号から得ることができる。
技術概要
この技術ではパルス幅制御信号発生回路は、基準クロック信号を入力し、この基準クロック信号から、位相が〔基準クロック信号の周期〕/nずつ順次遅れているn個の位相シフト信号の組を発生する位相シフト信号発生回路と、第1基準タイミング信号を発生するタイミング生成回路と、n個の位相シフト信号を第1基準タイミング信号に同期して入力し、オン時間に相当する、基準クロック信号のn倍精度の制御信号を生成する制御信号生成回路と、を備える制御信号生成回路は、入力したオン時間の整数値N↓2を、N↓(21)+N↓(22)+・・・+N↓(2n)=N↓2N↓(21)≧N↓(22)≧・・・≧N↓(2n)が満たされるように、n個の整数N↓(21),N↓(22),N↓(21),・・・,N↓(2n)に分配する分配回路と、プリセットされた値に相当する個数のパルスを、位相を〔基準クロック信号の周期〕/nずつ順次遅らせて出力するn個の並直列変換型カウンタと、並直列変換型カウンタの出力パルスを合成しこれを制御信号として出力するパルス合成回路と、を備える。
実施実績 【無】   
許諾実績 【無】   
特許権譲渡 【否】
特許権実施許諾 【可】

登録者情報

その他の情報

関連特許
国内 【無】
国外 【無】   
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