乱数発生器及び乱数発生器の作成方法

開放特許情報番号
L2010004356
開放特許情報登録日
2010/8/6
最新更新日
2012/7/27

基本情報

出願番号 特願2007-011347
出願日 2007/1/22
出願人 国立大学法人電気通信大学
公開番号 特開2008-176698
公開日 2008/7/31
登録番号 特許第4982750号
特許権者 国立大学法人電気通信大学
発明の名称 乱数発生器及び乱数発生器の作成方法
技術分野 情報・通信、電気・電子、生活・文化
機能 制御・ソフトウェア、検査・検出、その他
適用製品 乱数発生器
目的 この発明は、リングオシレータに配線資源による遅延回路を導入し、配線資源のジッターも利用して、真の乱数を発生する乱数発生器及び乱数発生器の作成方法を提供する。
効果 この発明の装置によれば、本発明の乱数発生器及び乱数発生器の作成方法によれば、真の乱数を発生することができる。
技術概要
乱数には大きく分けて真の乱数と疑似乱数がある。真の乱数とは、予測が不可能で再現性のない乱数のことである。この真の乱数を得るための方法として、アナログ回路によるものとデジタル回路によるものがある。アナログ回路によるものでは、アナログPLLを用いて乱数を発生することが考えられるが、アナログPLLを搭載した特定のFPGAのみでしか構成できない。一方、デジタル回路では、FPGAも検討されているが、まだ評価されるまでには至っていない。 この発明は、プログラム可能な集積回路において、積極的に遅延回路を導入し、配線資源のジッターも利用するリングオッシレータによる真の乱数発生の作成方法を検討したものである。複数の論理素子23で構成されるリングオシレータの当該論理素子23間のいずれか又は全てに少なくとも一個以上の配線資源22からなる遅延回路が設けられている複数のリングオシレータと、複数のリングオシレータの出力に接続され,複数のリングオシレータの排他的論理和出力を発生する排他的論理和回路18と、排他的論理和回路18の出力に接続され、所定のサンプリング周波数fSでジッター出力をサンプリング抽出するサンプリング回路12とを備える。
イメージ図
実施実績 【試作】   
許諾実績 【無】   
特許権譲渡 【可】
特許権実施許諾 【可】

登録者情報

その他の情報

関連特許
国内 【無】
国外 【無】   
Copyright © 2018 INPIT