半導体集積回路装置

開放特許情報番号
L2009003572
開放特許情報登録日
2009/5/22
最新更新日
2009/5/22

基本情報

出願番号 特願2002-285006
出願日 2002/9/30
出願人 株式会社日立製作所
公開番号 特開2003-222656
公開日 2003/8/8
登録番号 特許第4023598号
特許権者 株式会社日立製作所
発明の名称 半導体集積回路装置
技術分野 電気・電子
機能 その他
適用製品 半導体集積回路装置
目的 本発明の目的は、高性能のテスト動作を可能にしたテストクロック生成回路を備えた半導体集積回路装置、高い精度でのタイミングマージン等の設定を可能にした半導体集積回路装置の設計方法を提供することにある。
効果 本発明によれば、テスト動作が有効とされたときには、上記パルス発生回路で形成されたクロックパルスの上記論理回路への伝達を停止させ、上記レジスタの設定情報に従って上記順序回路により上記クロック伝達制御回路を制御して、上記パルス発生回路で形成されたクロックパルス信号を用いて上記論理回路を動作させるクロックパルスを出力させるテストクロック生成回路を組み込み、このテストクロック生成回路により論理回路機能及びタイミングマージンのテストを行うことにより、製造コスト及び開発期間の短縮化が可能になる。
技術概要
 
本発明は、レジスタ順序回路及びクロック出力制御回路とを備えるテストクロック生成回路を上記パルス発生回路と論理回路の間に設け、テスト動作が有効とされたときには、上記パルス発生回路で形成されたクロックパルスの上記論理回路への伝達を停止させ、上記レジスタの設定情報に従って上記順序回路により上記クロック伝達制御回路を制御して、上記パルス発生回路で形成されたパルス信号を用いて上記論理回路を動作させるクロックパルスを出力させる。上記テストクロック生成回路をコンピュータを用いた論理設計ツール上において組み込み、論理回路機能及びタイミングマージンのテストを行う。
実施実績 【無】   
許諾実績 【無】   
特許権譲渡 【否】
特許権実施許諾 【可】
実施権条件 特許通常実施権の許諾(非独占)

登録者情報

登録者名称 株式会社日立製作所

その他の情報

関連特許
国内 【無】
国外 【無】   
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