アナログディジタル変換器、およびアナログ信号に対応したディジタル信号を生成する方法

開放特許情報番号
L2009000643
開放特許情報登録日
2009/2/6
最新更新日
2011/10/7

基本情報

出願番号 特願2008-520635
出願日 2007/6/8
出願人 国立大学法人静岡大学
公開番号 WO2007/142327
公開日 2007/12/13
登録番号 特許第4817399号
特許権者 国立大学法人静岡大学
発明の名称 変換回路、アナログディジタル変換器、およびアナログ信号に対応したディジタル信号を生成する方法
技術分野 電気・電子
機能 機械・部品の製造
適用製品 変換回路、アナログディジタル変換器、およびアナログ信号に対応したディジタル信号を生成するシステム
目的 最小1.5クロック動作でキャパシタのミスマッチを補償することが可能な、アナログディジタル変換器のための変換回路を提供し、またこの変換回路を含むアナログディジタル変換器を提供する。さらに、最小1.5クロック動作でキャパシタのミスマッチを補償して、アナログ信号に対応したディジタル信号を生成する方法を提供する。
効果 最小1.5クロック動作でキャパシタのミスマッチを補償することが可能な変換回路が提供できる。また、この変換回路を含むアナログディジタル変換器が提供できる。さらに、最小1.5クロック動作でキャパシタのミスマッチを補償して、アナログ信号に対応したディジタル信号を生成する方法が提供できる。
技術概要
図1は変換回路を示す回路図である。図2は図1に示された変換回路のためのタイミングチャートを示す図面である。この変換回路11は、入力13と、ゲインステージ15と、第1のサンプリングスイッチ17と、第2のサンプリングスイッチ19とを備える。図3は、変換回路のキャパシタのミスマッチの補償のための3ステップを示す図面である。この方法では、アナログ信号viに応じた電荷を第1及び第2のキャパシタ25、27の各々に蓄積する。アナログ信号viに対応したディジタル値(例えばD↓1、D↓0)を有するディジタル信号V↓D↓I↓G↓Nを生成する。第2のキャパシタ27を演算増幅回路21の出力21cと反転入力21aとの間に接続すると共にディジタル信号V↓D↓I↓G↓Nに応じたアナログ信号V↓D↓Aを第1のキャパシタ端25aに供給して、第1の変換値V↓O↓U↓T↓1を演算増幅回路21の出力21cに生成する。第1及び第3のキャパシタ25、27を演算増幅回路21の出力21cと反転入力21aとの間に接続すると共に第2のキャパシタ端27aにアナログ信号V↓D↓Aを供給して、第2の変換値V↓O↓U↓T↓2を演算増幅回路21の出力21cに生成する。
イメージ図
実施実績 【試作】   
許諾実績 【無】   
特許権譲渡 【否】
特許権実施許諾 【可】

登録者情報

その他の情報

関連特許
国内 【有】
国外 【有】   
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