半導体素子

開放特許情報番号
L2009000196
開放特許情報登録日
2009/1/9
最新更新日
2015/9/25

基本情報

出願番号 特願2008-244032
出願日 2008/9/24
出願人 独立行政法人産業技術総合研究所
公開番号 特開2010-080490
公開日 2010/4/8
登録番号 特許第5419063号
特許権者 国立研究開発法人産業技術総合研究所
発明の名称 半導体素子
技術分野 電気・電子、情報・通信、有機材料
機能 機械・部品の製造、表面処理、その他
適用製品 半導体素子、半導体集積回路、メモリ素子、スイッチング素子
目的 この発明は、界面準位を意図的に形成−消滅させることにより素子特性を制御した構成の、高性能なスイッチング素子やメモリ素子を提供する。
効果 この発明の装置によれば、界面準位制御層の導入により、微小な外部からの入力信号(外場)をこの界面準位制御層で受け、界面準位の形成−消滅を切り替えることにより増幅された出力信号(例えば、FET素子のドレイン−ソース電流等)として高感度に取り出すことができる。また、この発明の半導体素子は、界面準位の形成−消滅の一方の状態をある一定時間保持できる材料を用いることにより、メモリ素子として機能させる。
技術概要
半導体素子の界面準位は、素子特性に大きな影響を与える。例えば、金属―絶縁体―半導体(MIS)構造において、絶縁体/半導体界面に形成される界面準位は、素子の特性に強く影響を与えることが知られている。これらは一般的に、素子作製時に意図せず形成されることが多いため、素子設計時の特性と異なる特性を持つ素子が作製されるという問題があった。この発明は、これらの界面準位を意図的に形成―消滅させることにより素子特性を制御するものである。これを構造的に示すと、半導体素子は、界面準位制御層と、半導体層と、ソース電極と、ドレイン電極と、ゲート電極と、ゲート絶縁電極と、基板とを層状に積層され、界面準位制御層の側面にゲート絶縁膜を設けて構成されている。構造的には、一般のFET素子のソース、ドレインの裏面側に界面準位制御層、ゲート絶縁層、ゲート電極が設けられように形成されている。この構造によって、微小な外部からの入力信号(外場)を界面準位制御層で受け界面準位の形成―消滅を切り換えることにより、増幅された出力信号として高感度に取り出すことができる。
イメージ図
実施実績 【無】   
許諾実績 【無】   
特許権譲渡 【否】
特許権実施許諾 【可】

登録者情報

その他の情報

関連特許
国内 【無】
国外 【無】   
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