インバータ、半導体論理回路、スタティックランダムアクセスメモリ、及びデータラッチ回路

開放特許情報番号
L2007007420
開放特許情報登録日
2007/11/30
最新更新日
2015/10/28

基本情報

出願番号 特願2002-200130
出願日 2002/7/9
出願人 独立行政法人 宇宙航空研究開発機構
公開番号 特開2004-048170
公開日 2004/2/12
登録番号 特許第3718687号
特許権者 国立研究開発法人宇宙航空研究開発機構
発明の名称 インバータ、半導体論理回路、スタティックランダムアクセスメモリ、及びデータラッチ回路
技術分野 電気・電子
機能 機械・部品の製造
適用製品 インバータ、半導体論理回路、スタティックランダムアクセスメモリ、及びデータラッチ回路
目的 MOSトランジスタ又はフリップフロップを二重化構造にすることによって一つのMOSトランジスタの誤動作があってもその影響をブロックし、シングルイベントを防止する。
効果 インバータ、SRAM、データラッチ回路などの半導体論理回路のフリップフロップ又はクロック制御されたデータ入力段のトランジスタを二重化構造にすることによって、シングルイベントによる誤動作を防止することができる。
技術概要
図1は、二重化構造を有するトランジスタを含むインバータ2の構成を表わす回路図である。インバータ2においては、インバータ1におけるトランジスタ1T1に対応する(pチャネルMOS)トランジスタ2T1に対して、それとゲート同士が相互に接続された同じ導電型のチャネルの(pチャネルMOS)トランジスタ2T3が、ソース又はドレインのラインに関して直列に更に接続された二重化構造が形成されている。これらの2個のトランジスタ2T1及び2T3は、ゲートが共通であり、そのゲートによって制御されるソース又はドレインのラインがお互いに直列に接続されているため、全体として1個のトランジスタと同じ動作を実行する。ここで、例えばトランジスタ2T1及び2T3がオフ(非導通)の状態であって、全体としてオフの状態であるときに、シングルイベントによって、いずれかのトランジスタが誤動作によりオン(導通)の状態になったとしても、他方のトランジスタがオフであるために、全体としてはオフの状態を保持したままである。
実施実績 【無】   
許諾実績 【無】   
特許権譲渡 【否】
特許権実施許諾 【可】

登録者情報

その他の情報

関連特許
国内 【無】
国外 【無】   
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