SRAMセル及びSRAM装置

開放特許情報番号
L2007002846
開放特許情報登録日
2007/6/1
最新更新日
2018/1/23

基本情報

出願番号 特願2008-552094
出願日 2007/12/20
出願人 国立研究開発法人産業技術総合研究所
公開番号 WO2008/081740
公開日 2008/7/10
登録番号 特許第5004251号
特許権者 国立研究開発法人産業技術総合研究所
発明の名称 SRAMセル及びSRAM装置
技術分野 電気・電子
機能 機械・部品の製造
適用製品 SRAM装置
目的 4端子ダブルゲートFETを用いたSRAMセルを小さな面積で実現するとともに、漏れ電流が少なく低消費電力の高集積SRAM装置の提供を目的とする。
効果 互いに異なる伝導型のFETが実装される半導体薄板が対向した面を論理信号入力ゲートとして用い、第1層配線よりも上層の配線からコンタクトを引き出す際にコンタクト数を減少することができる。
技術概要
SRAMセルは、基板上に起立し相互に平行に配置され、各々第1伝導型の第1の4端子ダブルゲートFET、第2伝導型で直列接続された第2,第3の4端子ダブルゲートFET、第2伝導型で直列接続された第4,第5の4端子ダブルゲートFET、第1伝導型の第6の4端子ダブルゲートFETが形成される第1乃至第4の半導体薄板を含む。第3,第4の4端子ダブルゲートFETは選択トランジスタを構成する。第1,第2,第5,第6の4端子ダブルゲートFETは相補型インバータを構成する。 第1及び第6の4端子ダブルゲートFETの論理信号入力ゲートは第2,第3の半導体薄板側に配置される。第2乃至第5の4端子ダブルゲートFETのしきい値制御ゲートは、互いに対向する位置に配置され且つ第1のバイアス配線に共通接続される。第1及び第6の4端子ダブルゲートFETのしきい値制御ゲートは第2のバイアス配線に共通接続されており、ワード線、第1及び第2のバイアス配線は、第1乃至第4の半導体薄板の配列方向に直交して配置される。
イメージ図
実施実績 【無】   
許諾実績 【無】   
特許権譲渡 【否】
特許権実施許諾 【可】

登録者情報

その他の情報

関連特許
国内 【無】
国外 【無】   
Copyright © 2018 INPIT