半導体記憶回路

開放特許情報番号
L2007000937
開放特許情報登録日
2007/3/2
最新更新日
2011/12/16

基本情報

出願番号 特願2007-532079
出願日 2006/8/17
出願人 国立大学法人東北大学
公開番号 WO2007/023727
公開日 2007/3/1
登録番号 特許第4862161号
特許権者 国立大学法人東北大学
発明の名称 半導体記憶回路
技術分野 電気・電子
機能 機械・部品の製造
適用製品 半導体記憶回路
目的 差動対回路を用いて、電流源にて定常電流が流れ続ける、入力が2つ必要となり、回路規模がCMOS回路実現と比べ、2倍程度大きくなる、などのCMOS回路の問題点がなく、コンパクトな回路を実現する。
効果 高速性とコンパクト性を維持したまま、大幅な低消費電力化が達成できる。また、電流パスに容量を挿入すると共に、電流源をクロック制御し、ダイナミック動作する電流源を構成することで、消費電力の大幅な削減を可能とする。このような半導体記憶回路に、「差動対回路」を比較回路として用いることで、多値の入力を2値化して、保持することにも利用することができる。
技術概要
図1は、ラッチ回路例である。図3のラッチ回路では、差動対回路は、NMOSトランジスタM1とM2で構成されている(DTおよびDBは、相補入力信号である)。PMOSトランジスタM5、M6は、差動対回路中の負荷抵抗として機能している。PMOSトランジスタM5とNMOSトランジスタM7、およびPMOSトランジスタM6とNMOSトランジスタM8の部分は共にCMOS NOT回路と同じ構成である。これら2個のNOT回路の入出力をリング状に接続することで、2状態のスタティック記憶機能と入力電位差を増幅する機能を同時に実行している。さらに、M5、M6は差動対回路の負荷抵抗としても機能しているので、この部分は「負荷・保持回路」として動作している。クロック信号CKTとCKBは相補的信号なので、NMOSトランジスタM3およびM4はどちらか一方しかオンしない。そのため、差動対回路における貫通電流が発生しなくなる。図4は図3のラッチ回路を用いたフリップフロップ回路例である。図3は、多値ラッチ回路を実現する上で必須な、入力値の大きさを判定する機能(比較機能)と2レベルラッチ機能を融合した回路構成を示す。
イメージ図
実施実績 【無】   
許諾実績 【無】   
特許権譲渡 【否】
特許権実施許諾 【可】

登録者情報

その他の情報

関連特許
国内 【無】
国外 【無】   
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