パイプラインキャッシュメモリの更新回路

開放特許情報番号
L2005007541
開放特許情報登録日
2005/7/15
最新更新日
2005/7/15

基本情報

出願番号 特願2000-001642
出願日 2000/1/7
出願人 北陸先端科学技術大学院大学長
公開番号 特開2001-195301
公開日 2001/7/19
登録番号 特許第3295728号
特許権者 国立大学法人北陸先端科学技術大学院大学
発明の名称 パイプラインキャッシュメモリの更新回路
技術分野 電気・電子
機能 制御・ソフトウェア
適用製品 キャッシュメモリ更新回路
目的 コンピュータなどの情報処理機器におけるキャッシュメモリ制御に関して、キャッシュミスヒット時のデータや更新処理と後続のスレッドからのアクセス処理との競合を回避し、パイプライン動作の乱れを防止する
効果 キャッシュメモリのミスヒット時のキャッシュエントリの更新処理と、後続のスレッドからのアクセス処理との競合を回避しパイプライン動作の乱れを防止して、高いスループットを実現できる。
技術概要
 
プロセッサとキャッシュメモリのインタフェースである第一のパイプラインラッチにスレッド識別子とスレッドの状態表示フィールドを設ける。パイプラインを構成する中間ステージに配置された第2のパイプラインラッチにはこのステージで処理されるスレッド識別子を設ける。また、主メモリとキャッシュのインタフェースとなる外部ブロックバッファにはこのブロックバッファに対応するスレッド識別子などを設ける。これらの識別子が一致しているかどうかを判定することによって、該スレッドのミスヒットを検出して、パイプライン動作に影響のないようデータ破棄と空きサイクル化をおこなう。ミスヒットの更新処理も処理が中止されたそのスレッド用のパイプラインサイクル(空きサイクル)を利用して他のスレッドの処理を乱すことなく連続的に行う。
イメージ図
実施実績 【無】   
許諾実績 【無】   
特許権譲渡 【否】
特許権実施許諾 【可】

登録者情報

その他の情報

関連特許
国内 【無】
国外 【無】   
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