二重絶縁ゲート電界効果トランジスタを用いたCMOS回路

開放特許情報番号
L2004007285
開放特許情報登録日
2004/8/13
最新更新日
2015/9/14

基本情報

出願番号 特願2004-069789
出願日 2004/3/11
出願人 独立行政法人産業技術総合研究所
公開番号 特開2005-260607
公開日 2005/9/22
登録番号 特許第4122439号
特許権者 国立研究開発法人産業技術総合研究所
発明の名称 二重絶縁ゲート電界効果トランジスタを用いたCMOS回路
技術分野 電気・電子
機能 機械・部品の製造
適用製品 CMOSインバータ回路、四端子二重絶縁ゲート電界効果トランジスタ
目的 未使用時または待機時の回路単位における消費電力を減少させること、すなわちスタティック消費 電力を低減することの提供。
効果 PMOSTとNMOSTの素子面積を同程度として、PMOSTとNMOSTの電流を同一にする ことができる。
技術概要
この技術におけるP形の四端子二重絶縁ゲート電界効果トランジスタの二つのゲート電極は、 電気的に接続され、更にN形の四端子二重絶縁ゲート電界効果トランジスタの一方のゲート電極に電気的 に接続され、入力端子が構成される。また、N形四端子二重絶縁ゲート電界効果トランジスタの他方のゲ ート電極は、そのしきい値電圧制御のための電源に接続される。さらに、ドレイン電極は、互いに接続さ れ出力端子が構成され、ソース電極は、例えば、電源に接続され、ソース電極は、例えば、接地に接続さ れてCMOSインバータ回路が構成されている。このようにして複数のCMOSゲート回路からなる単位 回路においてそれを使用していない時や待機時においてVTCの電位を低くしてNMOSTのしきい値電 圧を高くしてリーク電流を減らし、スタティックな消費電力を減らすことができる。
実施実績 【無】   
許諾実績 【無】   
特許権譲渡 【否】
特許権実施許諾 【可】

登録者情報

その他の情報

関連特許
国内 【無】
国外 【無】   
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