十分な診断率を確保し故障シミュレーションの高速化を実現する故障シミュレーション方法

開放特許情報番号
L2003002297 この特許の事業構築のヒントや可能性をご覧頂けます
開放特許情報登録日
2003/3/14
最新更新日
2003/3/14

基本情報

出願番号 特願平09-198608
出願日 1997/7/24
出願人 富士通株式会社
公開番号 特開平11-038098
公開日 1999/2/12
登録番号 特許第3357577号
特許権者 富士通株式会社
発明の名称 故障シミュレーション方法および装置並びに故障シミュレーションプログラムを格納した記憶媒体
技術分野 情報・通信、電気・電子
機能 制御・ソフトウェア、機械・部品の製造、免振・制振
適用製品 回路故障シミュレーション装置
目的 十分な診断率を確保するとともに、故障シミュレーションの高速化を実現した、故障シミュレーション方法および装置並びに故障シミュレーションプログラムを格納した記憶媒体を提供する。
効果 従来の並列テストパタンによる故障シミュレーションでは検出対象外であった前方回路部分の故障が、検出対象として扱うことが可能になり、十分な診断率を確保することができる。複数のテストパタンを並列的にシミュレーションでき、冗長なテストパタン抑止ができ、故障シミュレーションの高速化に寄与する。イベント量が削減され、正常値シミュレーションが大幅に高速化される。
技術概要
 
本発明では例えば、複数のテストパタンを並列処理しながら、過去の観測時刻における回路状態と現在の観測時刻における回路状態との間に関連性があるものとして故障シミュレーションが行なわれ、過去の観測時刻において記憶回路の入力ピンにまで伝播した前方回路部分の故障が、その記憶回路に一旦書き込まれてから、現在の観測時刻において記憶回路から読み出されて出力ピンから後方回路部分へ伝播されるので、前方回路部分の故障も検出対象として扱うことが可能になる。集積回路の故障を検出するための組テストパタンを生成して蓄積し、蓄積された複数の組テストパタンを各組テストパタンのパタン長を鍵にして降順にソートし、ソートされた複数の組テストパタンをスケジュールして各組テストパタン内での順序性を保持しながら複数の組テストパタンを並列テストパタンに並び替え、その並列テストパタンをテストパタンとして用いる。
実施実績 【有】   
許諾実績 【無】   
特許権譲渡 【否】
特許権実施許諾 【可】
実施権条件 非独占、譲渡不可の通常実施権
対価条件(一時金) 【要】委細面談
対価条件(ランニング) 【要】委細面談
希望譲渡先(国内) 【可】 
希望譲渡先(国外) 【可】 

登録者情報

登録者名称 富士通株式会社

技術供与

技術指導 【 】
期間 委細面談
技術指導料 【 】委細面談
コンサルティング 【 】
期間 委細面談
コンサルティング料 【 】委細面談

その他の情報

海外登録国 アメリカ合衆国
関連特許
国内 【無】
国外 【無】   
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