目的
接続電極のピッチを大きくせずにゲートの寄生容量を小さくすることができ、回路の高速化と層間接続の高密度化の両立が図れる積層型半導体装置及びその製造方法を提供すること。
効果
回路動作を高速化できるとともに、層間接続の高密度化を図ることができる。
技術概要
本発明の一態様に係る積層型半導体装置は、第１のゲートと、該第１のゲートよりも下層に形成された第１及び第２の不純物拡散領域とを有する第１の半導体素子と、前記第１のゲートと対向して接合された第２のゲートと、該第２のゲートよりも上層に形成された第３及び第４の不純物拡散領域とを有する第２の半導体素子と、を有することを特徴とする。
基本情報
開放特許情報
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登録者情報
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